TSMC illustra le tappe intermedie della strada verso i 3 nm

25 Agosto 2020 23

TSMC si prepara al processo produttivo a 3 nanometri: nel corso del suo annuale Technology Symposium, la fonderia taiwanese ha spiegato le caratteristiche salienti del nuovo sistema, e ha anche illustrato quali saranno le evoluzioni di quello a 5 nanometri - i cui primi SoC dovrebbero arrivare sul mercato entro qualche settimana ormai, probabilmente a bordo degli iPhone 12.

Il processo a 5 nm, che si chiama N5, rappresenta la seconda generazione a sfruttare le tecnologie DUV ed EUV (Deep Ultra-Violet ed Extreme Ultra-Violet). Il primo era stato l'N7+ che però è stato usato in poche occasioni. La produzione in massa, dicevamo, è già iniziata da mesi e i primi dispositivi contenenti chip realizzati con N5 dovrebbero arrivare sul mercato a breve. Attualmente l'efficienza del processo produttivo è molto soddisfacente, anche migliore dei predecessori N7 e N10 (a parità di tempo trascorso dall'inizio della produzione in massa). La previsione è che il dato continuerà a salire.

L'evoluzione diretta di N5 sarà N5P, promette un incremento del 5% delle prestazioni e una riduzione del 10% del consumo energetico; in seguito arriverà N4, che userà più tecnologia EUV ma non richiederà grosse modifiche a livello di progettazione dei chip. L'azienda sta spingendo per avviare la produzione nel quarto trimestre del 2021, con l'arrivo sul mercato previsto per il 2022 inoltrato.

Infine il nodo N3, a 3 nanometri, che è stato il piatto forte della presentazione. TSMC prevede di continuare a usare i transistor con struttura FinFET, una scelta radicalmente diversa da Samsung che userà i GAA (Gate-all-around). Non ci sono dettagli precisi su come l'azienda riuscirà a ridimensionare il processo - si è solo limitata a citare "feature avanzate". Rispetto a N5, N3 garantirà un consumo energetico inferiore del 25-30%, un incremento della velocità pari al 10-15%, una riduzione dell'area di 0,58 volte e una densità incrementata di 1,7 volte. Sono valori in linea con la soluzione di Samsung - solo dal punto di vista della densità il processo di TSMC è, almeno sulla carta, migliore. La produzione in massa dei cip a 3 nm inizierà nella seconda metà del 2022.

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Commenti

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Alessandro

Che dici, ci saranno teorie simili al millennium bug?

Nickname2

Faranno solo i cip...o anche i ciop?

Felk

Bruciare tutti gli S10 lite

efremis

Anche i 7 nani ci stanno lasciando.

Alessio Ferri

*chip, cip è il verso dell'uccellino

ydlale

La Cina non invaderà mai Taiwan non ci sono abbastanza benefici

Aster

:)No troppo complicato, una cosa più semplice,la Cina per aggirare il ban invade Taiwan

Albollo

e pensare che un atomo di idrogeno ha un "diametro" di 0,1 nm... sconvolgente

Repox Ray

cip cip cip

T. P.

Altro che due mani!!!
Qui ci vogliono microscopio e pinzette ma la soddisfazione potrebbe essere la stessa!!!
Ahhaaahha

Illya

Infatti 5nm sta ad indicare la lunghezza del canale n del FET, ma è un concetto ignoto alle persone "comuni".

T. P.

Passando dalla Kamchatka??? :)

Aster

L'invasione della cina

Snapdragon 400 falle sicurezza

Un po’ ci speravo di vedere il GRAFENE in azione

Snapdragon 400 falle sicurezza

Grazie per L info non ne avevo davvero idea!

Scemo 2.0

Avere un cervello più grande, tipo 4nm

maffo

Questo mi fa venire voglia di tenere lo snap 835 ancora per un paio d'annetti

maffo

Si ma è sempre bello pensare alle cpu 900 picometri

Phil

Un transistor fatto sul nodo da 5nm di TSMC dovrebbe essere grande circa 74nm reali (non sono riuscito a trovare i dati del gate pitch) quindi siamo ben lontani dal limite del silicio.

Lino Torvaldi

aspetto con ansia i 0 nm, non manca molto /s

e il futuro quale sarà una volta raggiunti i 3nm?

Scemo 2.0

Purtroppo o per fortuna i nm sono solo dei nomi commerciali, siamo ben lontani dai nm reali, per un bel po' il problema del limite non si pone

Snapdragon 400 falle sicurezza

3nm ci avviciniamo ai limiti dei nanometri!

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